und wieso nicht? I/O auf 7nm wechseln bringt Platz, Chipletts auf 7nm+ zusätzlich Jaja Lisa sagte I/O ist auf 14nm (ist das nun bei EPCY auf 14nm oder doch auf 12nm? Habe da widersprüchliche Infos) weil das Schrumpfen auf 7nm nicht (gut) skaliert. Ist sicher so richtig, aber nach meiner Einschätzung wurde das I/O auf 14/12nm designt weil einfach nicht die Kapazitäten da waren für 7nm und (noch) zu teuer. 14/12nm hatte durch den Wechsel von Zen+ auf Zen2 wieder Kapas, eh voila, nehmen wir den Glofo Prozess. Bis Zen3 sollte 7nm preistechnisch ingesamt vertretbar sein, inklusive genug Kapazität. Der Wechsel von 14/12nm des I/O wird sicher noch Platz bringen für 2 zusätzliche Chipletts (in der aktuellen Größe). Wird man die Fläche noch durch 7nm+ reduzieren können, passen noch mehr drauf. Und wie gesagt, genauso gut können zb 4 Cache Chipletts zb für L4 Cache genutzt werden, die ggf deutlich kleiner sind, eventuell wird ein aktiver Interposer genommen etc, who knows was AMD vor hat (KI-Chipletts?) Über den Platz auf dem Substrat würde ich mir nicht wirklich Gedanken machen, der wurde von AMD nicht aus Jux so gewählt wie er ist. Und selbst wenn ein neuer Socket für Zen3 eingeführt wird (zb nur für den max Ausbau) wenn die Leistung stimmt, wird der trotzdem gekauft. |