Kannst ruhig pushen. Ich warte jetzt gepannt auf Bergamo. Wenn es gut läuft bringt der schon einen geänderten I/O Die mit. Da werden einigen die Augen aufgehen. Der I/O bestände dann aus 4 Base Dies mit je 3 DDR5 SI + IF-Cache, 32 SERDES Lines für PCIe,CXL, xDMI sowie 4 IF-Links für Logik Chiplets.
Das Highlight wird der IF Cache im Base Die. Dadurch erhält man einen Unified kohärenten Cache für alle Cores.
An die 4 base Tiles können je 4 ZEN4 CCDs oder 2 ZEN4c CCDs angeschlossen werden. Damit ist dann Bergamo mit 4 Base Dies und 8 ZEN4c Chiplets realisierbar. Sähe dann fast so aus wie MI300, Chiplets statt HBM an der Seite. Siena mit 2 Base Dies und 4 ZEN4c Chiplets. Für embedded erwarte ich noch eine 3te Platform mit 3 SI, max 32 Cores. Für MI300 erhalten die Base Dies dann noch jeweil 2 HBM interfaces und die Compute Chiplets werden gestackt. Gibt also ein nettes skalierbares System on Chip von 3, 6, 12 SI, eine Menge PCIe, 6 - 128 Cores, mit oder ohne HBM, mit verschiedenen Chiplets ( CPU, GPU, AI, FPGA, semicustom) bestückbar. ZEN4c Chiplets sollen so groß sein, wie ZEN4 Chiplets, dürften aber kaum billiger verkauft werden. Nur kostet die Produktion von ZEN4c Chiplets nur die Hälfte. Also, skalierbares kosteneffiektives Frontend, günstige Chiplets, keine teuren Interposer oder EMIBs notwendig. Mit ZEN5 wird die Platform dann erst richtig zur Geltung kommen.
Dem hat Intel vorerst nichts entgegenzustellen. Das wird für AMD wie eine Lizenz zum Geld drucken.
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